| HELIOS |
| Projet Helios Spécification |
Voici ma proposition sur le nouveau projet : LE NOUVEL ORIC ou HELIOS.
ATTENTION : Utilisé le logiciel gratuit WEBPACK ISE de XILINX.
Le schema ci-dessous présente les éléments consituant HELIOS :
AVEC :
| CPU | 65C816 | 10 ... 16 MHz |
| ROM | EPROM FLASH | 64 ... 2048 KBytes |
| RAM | DYNAMIQUE | 512 KBytes ... 12 MBytes |
| contrôleur DE MEMOIRE / DMA | FPGA | ram dynamique et DMA |
| SOUND | FPGA | stereo : 3 voies + 1 générateur de bruit 8 voies ADPCM stereo (8-16 bits) |
| GRAPHIQUES | FPGA | première version : compatible ULA seconde version : ULA2 futur version : enhanced ULA2 ram statique: 512 KBytes - 2 MBytes |
| RTC | Pas défini | |
| I/O | FPGA | rs232 centronics ide floppy mouse keyboard |
| Coproc. Mathématique | FPGA | Pas défini |
| DSP | FPGA | 16 bits fixed point |
| ISA | BUS | 16 bits / 8 MHz |
| BUS SYSTEME | BUS | 16 bits / 10 ... 16 MHZ (fct CPU) |
Ce projet utilisera plusieurs FPGA. Pourquoi ? Parce que c'est plus simple de trouver
des FPGA et c'est plus flexible.
Il se partagera en 4 sous projets :
- Contrôleur de mémoire
/ DMA : Son rôle est de rafraîchir la mémoire dynamique et gére la lecture/écriture
Il gére aussi les transfert DMA entre RAM, RAM/I-O et I/O-I/O.
Il fournit aussi la compatibilité hard avec l'oric ATMOS. Et enfin il gére le bus ISA. - SON : Son rôle est de faire du bruit en stéréo !
- GRAPHIQUE : Son rôle est d'afficher votre imagination. Plus sérieusement il s'occupe de l'affichage.
- I/O : Son rôle est de gérer les entrées/sorties du système.
Pour les autres puces (coprocesseur mathématique et DSP), ils seront conçus plus tard. Le RTC (real-time chips (clock ?)) sera une puce en provenance de National Semiconductor ou d'un autre fournisseur.
