Le rôle principal de cette partie est de gérer

• La ram dynamique,
• La rom,
• Le D.M.A.,
• Le BUS ISA,
• La selection des puces,
• Le compatibilité hard avec l'ORIC 1/ATMOS.

Cette partie de ce chip gére le rafraichissement de la ram dynamique et de son accés. Contrairement à la ram statique, la ram dynamique a besoin d'être rafraichi périodiquement pour garder intact les informations.
Le projet OPENCORES est intéressant car nous trouvons un contrôleur de mémoire qui nous aidera à concevoir le notre.

voir ci-dessus

Cette partie gére le transfert entre mémoire et I/O. C'est utilisé pour optimiser le flux entre le port IDE et la mémoire.

Plusieurs personnes m'ont demandé d'intégrer le port ISA.
Les spécifications du bus ISA se trouvent là.

Cette section gére la sélection des differents chips (Graphiques, Sons, contrôleur de mémoire et I/O)

Cette partie doit implementer la compatibilité hard avec l'ORIC ATMOS.
Ce lien vous donnera des informations sur cette partie.

En fait, chaque moduleIn (RAM DYNAMIQUE, ROM, DMA, ISA, CHIP SELECT) soit gérer la compatibilité hard. Donc ce n'est pas réellement une partie du contrôleur de mémoire.

LIENS

• CMOSEXOD : Aide pour concevoir le controlleur SDRAM
  
• FREECORE - Altera Module Library : Aide pour concevoir le controlleur SDRAM & autre module
  
• LATTICE : Aide pour concevoir le controlleur SDRAM & autre module
  
• BUS : documents sur tous les types de bus d'un PC (ISA, PCI, USB, IDE, ...)